芯東西（公眾號：aichip001）
| 高歌
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芯東西12月14，今天，英特爾制造、供應(yīng)鏈和營運集團副總裁兼戰(zhàn)略規(guī)劃部聯(lián)席總經(jīng)理盧東暉向芯東西等詳細(xì)解讀了英特爾在今年IEEE國際電子器件會議（IEDM）上發(fā)布得8篇論文。
這是英特爾首次在這一學(xué)術(shù)會議上發(fā)布如此數(shù)量得論文，據(jù)盧東暉分享，本次英特爾發(fā)布得很多新研究特點是基于當(dāng)前得芯片制造工藝，之后有應(yīng)用于現(xiàn)有得產(chǎn)線得可能，對英特爾M 2.0戰(zhàn)略有著重要意義。
本次在IEDM會議上發(fā)表論文得是英特爾組件研究部門，這是英特爾專注于前沿研發(fā)得部門，被稱作“英特爾技術(shù)研發(fā)部門中得研究團隊”，其發(fā)表得論文主要集中在晶體管微縮技術(shù)、在功率器件和內(nèi)存方面基于新材料得研究和量子計算器件3個領(lǐng)域。
英特爾在IEDM 2021上得研究突破
一、新互連技術(shù)提升10倍密度，3D CMOS堆疊降低50%芯片面積對于先進(jìn)制程得演進(jìn)，盧東暉將其比作爬山，人們知道山頂在哪里，但是不清楚路在哪里，也不確定自己到底能否登頂、會花費多少時間，這都是行業(yè)領(lǐng)先者需要考慮得問題。
摩爾定律成為了推動行業(yè)不斷投入研發(fā)得重要原因，而且這一定律對產(chǎn)業(yè)界合作也起到了關(guān)鍵作用。此前，芯片制造、材料、設(shè)備廠商產(chǎn)品迭代時間并不一致，產(chǎn)品迭代較為混亂，整個產(chǎn)業(yè)鏈合作效率較低。
摩爾定律則在一定程度上成為了芯片產(chǎn)業(yè)鏈得路線圖，上下游廠商可以在相近得時間節(jié)點進(jìn)行產(chǎn)品迭代，使行業(yè)合作效率更高。
同時，更高得組件密度能夠讓芯片實現(xiàn)更高得吞吐量、增加新得特性和功能、降低成本、提高能效等。盧東暉以3D NAND閃存為例強調(diào)了芯片制程代差對于企業(yè)得重要，他提到領(lǐng)先兩代得產(chǎn)品以30%得良率進(jìn)行生產(chǎn)，其成本就要低于90%良率生產(chǎn)得落后產(chǎn)品，更高得制程代差甚至出現(xiàn)“在月球造都要更便宜”得現(xiàn)象。
具體到本次發(fā)布得論文，英特爾在晶體管微縮領(lǐng)域得研究突破主要為封裝中互連密度得提升、3D堆疊得CMOS晶體管結(jié)構(gòu)和新得2D材料。
在封裝互連密度得研究中，英特爾研究團隊實現(xiàn)了銅對銅得近單片式互連。新得互連方式比焊錫密度高10倍，使垂直互連金屬層電容低5倍。
不過這對表面平整度要求更高，需要廠商對化學(xué)機械拋光和沉積工序進(jìn)行優(yōu)化，保持介電層得平面行和減少翹曲，并要有行業(yè)統(tǒng)一得標(biāo)準(zhǔn)和測試程序作為支撐。
新互連技術(shù)展示
在晶體管結(jié)構(gòu)上，英特爾實現(xiàn)了3D CMOS得堆疊，通過將源極和漏極直接堆疊得方式，降低了30%-50%得芯片面積。
盧東暉稱，這有兩種不同得實現(xiàn)方式，一種是依序，即上下層晶圓依序堆疊加工；另一種則是自對準(zhǔn)，即上下層晶圓對準(zhǔn)后同時進(jìn)行架構(gòu)，能夠?qū)艠O間距縮減至55nm。
在盧東暉個人看來，3D CMOS堆疊結(jié)構(gòu)可能會在GAA（全環(huán)繞柵極）之后被用于先進(jìn)制程芯片生產(chǎn)。
3D CMOS堆疊技術(shù)展示
在新材料方面，英特爾發(fā)現(xiàn)了一種TMD（過渡金屬硫化物），這是一種2D材料，其單層結(jié)構(gòu)僅有數(shù)個原子厚度，能夠克服硅半導(dǎo)體在縮減到一定規(guī)模后出現(xiàn)得量子隧穿問題。
在論文中，英特爾使用銻（Sb）和釕（Ru）兩種金屬作為NMOS兩級，使其間距從15nm縮減至5nm。盧東暉稱，這種新材料可用于硅基材上，構(gòu)建新得芯片結(jié)構(gòu)，實現(xiàn)高性能異構(gòu)。
2D新材料展示
二、在300mm晶圓上集成氮化鎵器件，鐵電存儲實現(xiàn)2納秒讀寫速度在功率器件方面，英特爾首次在300mm（12英寸）硅晶圓上和硅基CMOS集成了氮化鎵（GaN）功率器件。
盧東暉稱，該研究驗證了氮化鎵器件和300mm工藝兼容得可行性，提升了氮化鎵器件在現(xiàn)有晶圓廠機臺上進(jìn)行大規(guī)模生產(chǎn)得可能。
當(dāng)前氮化鎵器件往往基于8英寸以下得晶圓制造，其成本較高。而這項研究將對第三代半導(dǎo)體得大規(guī)模制造起到重要得作用，擴大其應(yīng)用范圍與規(guī)模。
此外，英特爾還實現(xiàn)了一眾鐵電存儲器（FeRAM），具有2納秒得讀/寫能力。
英特爾功率器件和內(nèi)存上得研究進(jìn)展
三、實現(xiàn)首次室溫量子邏輯器件實驗，用硅工藝造量子比特在量子領(lǐng)域，英特爾得研究也有所突破。
當(dāng)前量子計算有超導(dǎo)、光電、硅基芯片等不同得實現(xiàn)路徑，由于超導(dǎo)方式對量子比特得操控性較好、可擴展性較強，谷歌、中科院團隊等都采用了這一方案。但是由于超導(dǎo)需要超低溫（達(dá)到或接近可能嗎？零度）得環(huán)境，使其應(yīng)用具有一定難度。
英特爾則采用了硅基芯片得方式來實現(xiàn)量子計算。本次IEDM會議上，英特爾展示了全球首次在室溫環(huán)境下實現(xiàn)了磁電自旋軌道（MESO）邏輯器件得實驗。
在納米尺度下，英特爾研究團隊通過磁體得自旋電流實現(xiàn)芯片讀入功能，通過電磁轉(zhuǎn)換實現(xiàn)寫入功能，展現(xiàn)了基于納米尺度得磁體器件晶體管可能性。
此外，英特爾和比利時微電子研究中心（IMEC）在自旋電子材料研究方面取得了進(jìn)展，雙方合作研發(fā)了自旋扭矩多柵極（STMG）結(jié)構(gòu)，可以通過磁疇壁位移實現(xiàn)邏輯和內(nèi)存功能。
蕞后，英特爾還展示了完整得300mm量子比特制程工藝流程。值得注意得是，該量子計算工藝與當(dāng)前得300mm CMOS制造工藝兼容，擴展了量子計算芯片大規(guī)模制造得可能。
英特爾量子領(lǐng)域研究進(jìn)展
結(jié)語：英特爾三大領(lǐng)域研究進(jìn)展宣告競爭決心在今年得IEDM會議上，英特爾為我們展示了其在制造工藝上得前沿技術(shù)，相比很多基礎(chǔ)研究，這些技術(shù)更注重在實際工藝產(chǎn)線中得生產(chǎn)，體現(xiàn)了英特爾得研發(fā)實力。
自英特爾CEO帕特·基辛格提出M 2.0戰(zhàn)略以來，英特爾也高調(diào)宣布將重拾芯片制造領(lǐng)導(dǎo)地位，本次得各項新研究則揭露了英特爾高調(diào)宣傳背后得技術(shù)研發(fā)實力。未來晶圓制程競爭恐更加激烈。
